当今的异构集成半导体封装代表着一项突破性技术，与传统单片 SoC 设计相比，它能够大幅提高带宽和性能，同时降低功耗和成本。

为了有效地设计这些新型包装，设计师和设计团队需要采用一套新兴的最佳实践设计技术、流程和方法。

这些最佳实践定义为：

满足基板供应商的制造要求

左移“较大的直流压降”电力输送分析

采用高效的高带宽内存 (HBM) 集成方法

利用并发团队设计

利用物理设计IP重用

高效设计菊花链测试车辆

使用数据路径规划和布线

一、满足基板供应商的制造要求

封装制造商对金属填充有严格的要求，主要解决两个问题。首先，介电层和金属层可能非常薄，只有 15 µm 甚至更薄，在增层和重分布层创建过程中，它们可能会因气泡滞留而出现分层区域。其次，同一层或跨层对的导体密度不均匀会导致封装和/或晶圆翘曲。

设计师通常使用三种方法来缓解或控制这些问题：带有层偏移的阴影填充金属区域；排气空洞图案插入

插入虚拟金属填充物。

带有附加自动脱气装置和车轮垫的阴影铜填充物

二、左移“较大的直流压降”电力输送分析

如今，随着封装中集成更多芯片（或芯片集），功率需求也随之不断增长。分析核心功率特性并了解是否有足够的过孔和铜箔来满足 IC 电流需求，对于成功至关重要。由于多个芯片集成到高密度异构封装中，不仅必须通过多个电源轨传输功率，而且由于多个位于不同位置的芯片从电源轨拉取电流，电流传输路径的复杂性也随之增加。

此外，与单个单片封装相比，用于连接电源电压和电流到芯片的空间更小。随着密度的增加，可能没有足够的铜来满足所有芯片的设计要求，这可能会导致封装中出现额外的层，仅仅为了支持所有这些不同芯片的电流需求。

建议的方法是尽早识别较大的直流压降问题（rocks），以改善最终结果。此过程并非为了追求最高的签核精度。“big rock”方法本质上是让设计人员尽早识别出原本无法察觉的问题，从而避免代价高昂的变更和延误。设计人员首先需要获取有关芯片或设计中组件的一些基本信息。

一旦封装设计师掌握了这些基本信息，西门子 Xpedition 封装设计器软件 (xPD) 便可轻松填写电压轨的电流值——所有操作均可在工具内部完成。西门子 HyperLynx 软件的分析结果会自动注释到 xPD 中，以便用户清晰地看到特定位置的违规情况。然后，设计师可以点击错误，系统会自动缩放到问题区域，进行修复，然后重新运行分析。

三、HBM 的集成方法

HBM 是高性能计算应用（如 CPU、GPU 和 AI）的事实标准，但它们的高效布线具有挑战性，部分原因是它们具有 1,024 位总线，分为 8 x 128 位或 16 x 64 位通道。

封装设计师面临的挑战主要有四大方面：保持信号完整性；增强电力输送稳定性；确保有足够的空间用于路由；留出足够的设计周期时间，以在规范内实现 HBM 总线通道

为扇出和分路结构创建复杂的过孔几何结构是实现通道的第一步。接下来，将通道的比特从逻辑芯片侧的复杂过孔分路布线到 HBM 堆栈上的分路。一旦初始通道完成并经过电气合规性测试，即可视为良好，并准备好进行复制和重复使用。

与此同时，计算芯片组（SoC）通常会进行改进，这会影响芯片凸块或引脚分配。当现有复制通道的某个部分发生修改，并且需要将该更改反映到其他通道时，就会产生耗时的工程变更单 (ECO)——除非使用智能电路复制。这时，PhRC 便能派上用场了。与传统的“剪切-复制-粘贴”相比，PhRC 可以节省 25% 的总时间，而与自动化 ECO 结合使用时，节省时间可高达 75%。

完整的 HBM 总线作为可智能复制的 PhRC。

四、并发团队设计

现代异构集成封装的尺寸、内容和复杂性都相当庞大，对于单个设计人员来说，确保设计符合制造和组装规则以及实现PPA和成本目标极具挑战性。过去，人们通过设计轮班来应对这一挑战，这种做法在团队地域分散的公司尤其有效。理论上，可以安排三名不同的设计师，每人轮班八小时，以提供全天候不间断的设计服务。虽然这种方法很好，而且对某些公司可能有效，但每次只能运用一名设计师的专业知识。而且，不可能指望任何一位设计师都能精通所有领域。三到五位不同的设计领域专家同时实时工作，每位专家都专注于与其专业知识相符的特定设计挑战。每位设计师都可以看到其他设计师的工作，甚至可以设置布局限制区域，告知其他设计师不要关注这些区域。最终，设计周期将缩短，设计质量将提高，量产时间也将加快。

五、物理设计IP重用

人们通常认为“剪切-复制-粘贴”就是物理设计IP复用，从最基本的层面来说确实如此，但它存在严重的局限性。在某些情况下，这种方法是可以接受的，但在大多数情况下并非如此，因为它容易出错，需要手动操作网表，并且缺乏对黄金源数据的可追溯性。

大多数封装设计都包含非常适合复用的对称区域，例如标准接口的晶粒间布线、具有复杂过孔阵列的核心电源和接地结构以及器件扇出等。这些物理设计复用电路 (PhRC) 是原生的、一流的设计对象，它们提供从父网表的动态网络传播，支持快速工程变更指令 (ECO)，并管理已验证设计内容的黄金来源。PhRC 推动设计的模块化，无需修改网表，并提供非侵入式工程变更指令流程。它们基于已验证的内容构建，其布局可跨设计、跨设计人员和跨团队使用。

八个可重复使用扇出布线的 PhRC 块。

六、菊花链测试车辆的高效设计

半导体封装测试载体通常被称为菊花链设计，因为该设计充满了菊花链金属布线。测试载体具有实际目标设计的物理特性，例如层数，并使用相同的部件。测试载体的菊花链布线用于测试机械连接，例如热膨胀系数 (CTE) 和可焊性等。然后，测试材料、工艺和设计特性等物理结构。

最后，测试诸如加热器、蛇形通孔或偏移过孔等铜结构。创建测试载体的设计及其可视化过程可能非常耗时。Daisy Chain Creator 工具包支持跨芯片、封装和 PCB 接口选择链。它能够轻松地为链着色和命名。此外，它还支持为执行测试的技术人员创建文档。

七、数据路径规划和布线

过去的封装只是芯片、微凸块和封装体BGA之间的点对点重分配连接。虽然有一些差分对，但总体而言，这主要是一个“连接点”的挑战。

随着异构集成芯片的出现，游戏规则发生了改变。这些芯片本身就是从曾经的单片SoC中分解出来的功能。大量数据在这些芯片之间传输，其中大部分数据通过复杂的数据总线协议以极高的速度传输。如今，封装已成为现实，系统互连平台能够将计算芯片和相关内存整合在一起，以满足设备架构师的预期目标。

连接不再仅仅是“连接各个点”，部分原因是现在有宽数据总线（例如 HBM 和其他协议）连接计算芯片组。数据路径规划在封装布局规划期间进行，因为芯片组的布局取决于与其他芯片组的互连数据路径以及外部封装引脚。设计人员可以将接口或字节通道分组，并进行布局规划，以评估布线空间和芯片组分路策略。一旦这些数据路径规划被认为是可行的方案，就可以对其进行注释并转发到实际的物理设计中进行详细实施。